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ASCON-128 in SystemVerilogASCON-128 en SystemVerilog

RTL design and verification of ASCON-128, the lightweight authenticated encryption standard, written in SystemVerilog and simulated in ModelSim.Conception RTL et vérification d'ASCON-128, le standard de chiffrement authentifié léger, écrit en SystemVerilog et simulé sous ModelSim.

ToolsOutils
SystemVerilog, ModelSim, VS Code
Source codeCode source
Projet-ASCON128

ArchitectureArchitecture

ASCON-128 permutation round Constantaddition Substitutionlayer (S-box) Lineardiffusion ×12 / ×6 rounds, 320-bit state x0x1x2x3x4
One round of the permutation, applied to the 5 × 64-bit state.Un tour de la permutation, appliqué à l'état de 5 × 64 bits.

The design is split into small modules that map to the specification:

Le design est découpé en petits modules qui suivent la spécification :

  • Constant addition
  • Substitution layer (S-box)
  • Linear diffusion layer
  • Permutation engine chaining the three steps over several rounds
  • XOR and register modules around the permutation
  • A control FSM sequencing initialisation, data and finalisation
  • Addition de constante
  • Couche de substitution (S-box)
  • Couche de diffusion linéaire
  • Moteur de permutation qui enchaîne les trois étapes sur plusieurs tours
  • Modules XOR et registres autour de la permutation
  • Une FSM de contrôle qui séquence initialisation, données et finalisation

Verification and statusVérification et état

The design is simulated in ModelSim. The complete permutation core, with all its components, is implemented and verified against the reference values of the specification. The top-level FSM is partly implemented.

Le design est simulé sous ModelSim. Le cœur de permutation complet, avec tous ses composants, est implémenté et vérifié par rapport aux valeurs de référence de la spécification. La FSM de haut niveau est partiellement implémentée.