LDO regulator for a secure eSIM platformRégulateur LDO pour une plateforme eSIM sécurisée

A low-dropout regulator that turns a noisy 5 V supply into a clean 1.8 V rail for the digital core of a secure smartphone eSIM chip. Designed with Murilo Muller during an analog design workshop run with Infineon and STMicroelectronics, from specification to layout and top-level simulation.Un régulateur à faible chute de tension qui transforme une alimentation 5 V bruitée en un rail 1,8 V propre pour le cœur numérique d'une puce eSIM sécurisée de smartphone. Conçu avec Murilo Muller lors d'un workshop de conception analogique mené avec Infineon et STMicroelectronics, de la spécification au layout et à la simulation top-level.

ProcessTechnologie: CMOS 0.35 µm
ToolsOutils: Cadence Virtuoso
TeamÉquipe: Gevorg Ishkhanyan, Murilo Muller
ContextCadre: Workshop with Infineon and STMicroelectronicsWorkshop avec Infineon et STMicroelectronics

The problemLe besoin

On the chip, the analog blocks run from 5 V and the digital logic from 1.8 V. The external supply moves with load and noise, so the digital core needs a regulator that holds 1.8 V steady whatever happens upstream, while drawing almost nothing itself.

Sur la puce, les blocs analogiques fonctionnent en 5 V et la logique numérique en 1,8 V. L'alimentation externe varie avec la charge et le bruit : le cœur numérique a besoin d'un régulateur qui maintient 1,8 V quoi qu'il arrive en amont, tout en consommant presque rien lui-même.

SymbolSymbole	ParameterParamètre	Min	Typ	Max	UnitUnité
T_J	Junction temperatureTempérature de jonction	−55	30	95	°C
V_CC	External supplyAlimentation externe	4.5	5	5.5	V
V_BG	Bandgap reference inputRéférence bandgap en entrée		1.2		V
V_DD	Regulated outputSortie régulée	−10 %	1.8	+10 %	V
I_CC	LDO consumptionConsommation du LDO			100	µA
T_setup	Start-up to 95 % of V_DDDémarrage jusqu'à 95 % de V_DD			200	µs
I_LOAD	Digital load (about 10k gates)Charge numérique (environ 10k portes)		5		mA
PM	Phase marginMarge de phase	45			°
GM	Gain marginMarge de gain	10			dB

ArchitectureArchitecture

A classic LDO loop: an error amplifier compares a fraction of the output with the 1.2 V bandgap reference and drives a large PMOS pass transistor. Around it: a current mirror biasing the amplifier from a 1 µA reference, a resistive divider that also provides two taps for supply monitoring, a Miller compensation capacitor, and enable logic that switches every branch off in power-down.

Une boucle LDO classique : un amplificateur d'erreur compare une fraction de la sortie à la référence bandgap de 1,2 V et pilote un grand transistor PMOS de puissance. Autour : un miroir de courant qui polarise l'amplificateur à partir d'une référence de 1 µA, un pont diviseur qui fournit aussi deux prises pour la surveillance d'alimentation, une capacité de compensation Miller, et une logique d'activation qui coupe toutes les branches en power-down.

Transistor-level schematic of the LDO — Full schematic: amplifier, pass device, divider, compensation and enable switches.Schéma complet : amplificateur, transistor de puissance, pont diviseur, compensation et interrupteurs d'activation.

LDO schematic in Cadence Virtuoso — The same circuit in Virtuoso, with the power MOS highlighted.Le même circuit sous Virtuoso, avec le transistor de puissance mis en évidence.

SizingDimensionnement

Pass transistor. Sized for the worst case: 125 °C, 4.5 V supply, 5 mA load and the slow process corner. A width sweep shows the device delivers 5 mA from 41.9 µm, so the power MOS was drawn at 42 µm with L = 0.5 µm.

Transistor de puissance. Dimensionné dans le pire cas : 125 °C, alimentation 4,5 V, charge de 5 mA et corner process lent. Un balayage de largeur montre qu'il fournit 5 mA dès 41,9 µm ; le power MOS a donc été dessiné à 42 µm avec L = 0,5 µm.

Differential pair. Sized with the g_m/I_D method: a target g_m of 250 µS at g_m/I_D = 15 V⁻¹ gives about 16.7 µA per branch, which sets the transistor width.

Paire différentielle. Dimensionnée par la méthode g_m/I_D : une transconductance cible de 250 µS à g_m/I_D = 15 V⁻¹ donne environ 16,7 µA par branche, ce qui fixe la largeur des transistors.

Drain current versus pass transistor width — Pass transistor: drain current versus width in the worst case.Transistor de puissance : courant de drain en fonction de la largeur, dans le pire cas.

gm/ID and ID/W versus VGS — Differential pair: g_m/I_D and I_D/W curves.Paire différentielle : courbes g_m/I_D et I_D/W.

StabilityStabilité

The loop has two poles close together, at the amplifier output and at the regulator output. A Miller capacitor between the two splits them: the first pole moves down, the second moves up, and the goal is to keep the second pole above three times the unity-gain frequency. Sweeping C_c from 20 to 50 pF shows the 45° phase margin is reached at 38.5 pF, with a gain margin of about 18.5 dB, well above the 10 dB required.

La boucle a deux pôles proches, en sortie d'amplificateur et en sortie du régulateur. Une capacité Miller entre les deux les sépare : le premier pôle descend, le second monte, avec pour objectif de garder le second pôle au-dessus de trois fois la fréquence de gain unitaire. Un balayage de C_c de 20 à 50 pF montre que la marge de phase de 45° est atteinte à 38,5 pF, avec une marge de gain d'environ 18,5 dB, bien au-dessus des 10 dB demandés.

Phase and gain margin versus compensation capacitance — Phase and gain margin versus C_c.Marges de phase et de gain en fonction de C_c.

LayoutLayout

The full block fits in 300 × 225 µm (0.0675 mm²). Most of that area is the compensation capacitor; the amplifier, pass device and divider resistors sit in a narrow column beside it.

Le bloc complet tient dans 300 × 225 µm (0,0675 mm²). L'essentiel de la surface est occupé par la capacité de compensation ; l'amplificateur, le transistor de puissance et les résistances du pont tiennent dans une colonne étroite à côté.

Complete LDO layout — Complete layout, dominated by the compensation capacitor.Layout complet, dominé par la capacité de compensation.

Detail of the amplifier and pass transistor layout — Detail: differential pair, current mirror and pass transistor.Détail : paire différentielle, miroir de courant et transistor de puissance.

Layout of the resistor divider and active devices — Poly resistor divider (left) and active devices (right).Pont diviseur en résistances poly (à gauche) et composants actifs (à droite).

Top-level resultRésultat top-level

The LDO was integrated with the rest of the platform (bandgap, power-on reset, supply monitor, clock generator, secure IP and level shifters) and simulated as a whole. After the supply ramps up and the bandgap reports ready, the regulated rail settles at 1.817 V, inside the ±10 % window, and the clock starts at 10 MHz, then 5 MHz once the prescaler switches.

Le LDO a été intégré au reste de la plateforme (bandgap, power-on reset, surveillance d'alimentation, générateur d'horloge, IP sécurisée et level shifters) puis simulé dans son ensemble. Après la montée de l'alimentation et le signal « bandgap prêt », le rail régulé se stabilise à 1,817 V, dans la fenêtre de ±10 %, et l'horloge démarre à 10 MHz, puis 5 MHz quand le prescaler bascule.

OutputSortiePhase marginMarge de phaseAreaSurface 1.817 V45° @ 38.5 pF0.0675 mm²