CMOS AND3 gate, design and layoutPorte CMOS AND3, conception et layout

A 3-input AND gate taken through a complete full-custom flow in Cadence Virtuoso, from schematic to post-layout simulation, to measure what the layout parasitics do to timing. This page gives the overall picture; the details are in the repository.Une porte AND à 3 entrées menée sur un flot full-custom complet sous Cadence Virtuoso, du schéma à la simulation post-layout, pour mesurer l'effet des parasites du layout sur les temps de propagation. Cette page donne la vue d'ensemble ; le détail est dans le dépôt.

ProcessTechnologie: AMS 0.35 µm (C35B4)
ToolsOutils: Cadence Virtuoso, ADE XL, Layout XL
ChecksVérifications: DRC, LVS, PEX
Source codeCode source: CMOS-AND3-Gate-Cadence

FlowDémarche

Schematic. The gate is a NAND3 followed by an inverter, which is more efficient than a native AND3. The inverter comes from my CMOS inverter project.
Pre-layout simulation. A testbench sweeps every input combination to confirm the logic function.
Layout. The NAND3 is drawn in Layout XL using Euler paths, so the transistors share diffusion with no breaks and the cell stays compact. “Generate from Cellview” gives the starting template, the existing inverter layout is reused, and dimensions follow the design rule manual.
Verification. DRC for the design rules, LVS to match layout and schematic, then parasitic extraction (PEX) and post-layout simulation.

Schéma. La porte est une NAND3 suivie d'un inverseur, plus efficace qu'une AND3 native. L'inverseur vient de mon projet d'inverseur CMOS.
Simulation pré-layout. Un testbench balaie toutes les combinaisons d'entrées pour valider la fonction logique.
Layout. La NAND3 est dessinée sous Layout XL avec des chemins d'Euler : les transistors partagent leur diffusion sans rupture et la cellule reste compacte. « Generate from Cellview » fournit le gabarit de départ, le layout de l'inverseur existant est réutilisé, et les cotes suivent le manuel de règles de dessin.
Vérification. DRC pour les règles de dessin, LVS pour la correspondance layout/schéma, puis extraction des parasites (PEX) et simulation post-layout.

Transistor-level schematic of the NAND3 — NAND3 at transistor level.La NAND3 au niveau transistor.

Layout of the AND3 cell — Full-custom layout of the AND3 cell.Layout full-custom de la cellule AND3.

AND3 built from a NAND3 and an inverter — Top level: NAND3 followed by the inverter.Top-level : NAND3 suivie de l'inverseur.

Pre-layout transient simulation of the AND3 — Pre-layout testbench over all input combinations.Testbench pré-layout sur toutes les combinaisons d'entrées.

Effect of parasiticsEffet des parasites

The extracted view adds the parasitic capacitances of the wiring and diffusions. The high-to-low propagation delay grows by about 17%.

La vue extraite ajoute les capacités parasites des interconnexions et des diffusions. Le temps de propagation haut-bas augmente d'environ 17 %.

t_pHL pre-layoutpré-layoutt_pHL post-layoutChangeÉcart 0.3115 ns0.3654 ns+17%