CMOS inverter, design and layoutInverseur CMOS, conception et layout

Design, simulation and layout of a CMOS inverter in the AMS 0.35 µm process. It is the building block I later reused in the AND3 gate.Conception, simulation et layout d'un inverseur CMOS en technologie AMS 0,35 µm. C'est la brique que j'ai ensuite réutilisée dans la porte AND3.

ProcessTechnologie: AMS 0.35 µm (C35B4)
ToolsOutils: Cadence Virtuoso, ADE XL, Layout XL, SPICE
ChecksVérifications: DRC, LVS, PEX
Source codeCode source: GitHub

Schematic and sizingSchéma et dimensionnement

The inverter is one NMOS and one PMOS. DC simulations give the voltage transfer characteristic, and a parametric sweep of the transistor width moves the switching point towards the middle of the supply. Transient simulations then check the output edges.

L'inverseur se compose d'un NMOS et d'un PMOS. Les simulations DC donnent la caractéristique de transfert, et un balayage paramétrique de la largeur des transistors ramène le point de basculement vers le milieu de l'alimentation. Les simulations transitoires vérifient ensuite les fronts de sortie.

Inverter schematic — Schematic in Virtuoso.Schéma sous Virtuoso.

Transient simulation of the inverter — Transient response.Réponse transitoire.

Transfer characteristics for several widths — Width sweep: each curve is a different W, used to centre the switching threshold.Balayage de largeur : chaque courbe correspond à un W différent, pour centrer le seuil de basculement.

Layout and verificationLayout et vérification

The layout is full-custom and follows the AMS design rules on the MET1, POLY1, NDIFF and NPLUS layers. Transistor sizes were adjusted to balance performance against what the technology allows. DRC and LVS pass, and parasitic extraction with post-layout simulation shows how the layout affects performance.

Le layout est full-custom et respecte les règles AMS sur les couches MET1, POLY1, NDIFF et NPLUS. Les tailles des transistors ont été ajustées pour équilibrer performances et contraintes de la technologie. DRC et LVS passent, et l'extraction des parasites suivie d'une simulation post-layout montre l'effet du layout sur les performances.